低功耗器件的“设计时测试”方法

　　低功耗可测试性设计面临的挑战

　　一个常被忽视，或者说设计人员最多在设计后期才会考虑的问题，是器件在制造测试过程中的功耗。在可测试性设计(DFT)中，尤其是低功耗器件的DFT中，需要考虑的问题很多。其中，尽早并且严格注意制造测试中的功耗，对于大量交付可靠的低功耗器件而言，十分关键。因为在制造测试过程中，器件的功耗如果大大超出器件的功率指标，可能会导致闸极氧化层击穿，严重时甚至会损坏芯片。

　　低功耗DFT的最佳方案需要采用一种“设计时测试”(Design With Test, DWT)流程，以便最好地解决标准的设计和实现流程中的测试问题，从而保证将这些问题带来的影响降至最小，并最终得到高质量的低功耗器件。DWT方法是指在整个设计流程中都采用同样的功耗感知测试策略，以便使每种工具都能注意到，尽量减小每一个低功耗测试步骤带来的影响，从而解决65nm低功耗器件制造中较难解决的测试问题。DWT方法将对功耗的关注深植入设计、实现和测试工具中，因而采用该方法后，可以将器件的功耗限制与时序、面积、良率和测试等其他约束条件联合起来，进行全面优化。

　　DWT助推低功耗DFT

　　采用DWT方法时，工具的集成深度以及不同工具之间是否具备流畅的互通性，决定了RTL验证、综合、测试、等效检验、区域规划以及布局和布线工具之间的功耗约束情况。全面优化的结果是使制造出的芯片可测性很高，并且器件不但在工作过程中，而且在制造流程的测试过程中都能够满足功耗预算。这种方法要求不论设计进行到流程的哪个阶段，都采用同一个文件定义功耗因素，从而保证整个流程中的所有工具对器件的功耗要求都有相同的理解。

　　要设计出高质量的低功耗器件，必须在整个设计过程中都给予DFT足够的重视。也就是说，DFT的范围必须扩展，其逻辑必须能在制造测试过程(包括晶元筛选、封装测试和环境审查)中以不超出器件功耗指标的方式控制和测试与功耗相关的电路。需要特别说明的是，在采用了DWT方法的低功耗设计中，可以轻易插入感知功耗的DFT结构，从而允许在整个芯片的功耗预算内对各个功耗区域进行测试。

　　一个器件中的裸片上往往分布有不同的孤立电压区。在制造测试中，这些电压区必须由扫入电源控制信号的数据来控制其开/关，而在芯片定型后要测试这多个电压区往往会导致功耗过大。低功耗测试中存在的挑战绝不仅仅是控制测试中的功耗。要在低功耗环境下达到高质量，那么各个分离单元、电平转换器和状态保持寄存器，只要需要测试，就必须能够通过一个扫描链控制。这样才可能测试如此复杂的结构，以保证在低功耗方面随机的、系统的甚至是微小的具体瑕疵都能被找到。

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